Hardware Development with VHDL - SELF STUDY (NOT OFFERED IN SS21!)

Deutsch

Inhalte:

Die Paradigmen und Konzepte zur Implementierung von Funktionalitäten als kombinatorische oder sequentielle Digitalsysteme unterscheiden sich deutlich von den etablierten Verfahren zur Programmierung mittels imperativer Programmiersprachen.

Diese Veranstaltung behandelt die Paradigmen des Hardware-Entwurfs und setzt sie in Relation zu imperativen Ansätzen. Als Beschreibungssprache für sequentielle Systeme kommt VHDL zum Einsatz. Schwerpunkte der Veranstaltung sind:

• VHDL Grundlagen (Konzepte, Syntax, Semantik)
• Vergleich zu imperativen Programmiersprachen
• Kombinatorische Systeme und ihre Modellierung
• Sequentielle Systeme und ihre Modellierung
• Komponenten der Register-Transfer Ebene und ihre VHDL-Realisierung
• Modellierung und Realisierung komplexer Systeme
• Praktische Erfahrungen in der VHDL-Beschreibung

Der praktische Umgang mit entsprechenden Entwurfsprogrammen zur Simulation und Synthese der VHDL-Beschreibungen wird ebenso vermittelt

Qualifikationsziele:

• Verständnis über die Paradigmen des Hardware-Entwurfs und der Beschreibungssprache VHDL
• Praktische Fähigkeit zur Beschreibung, Simulation und Synthese kombinatorischer und sequentieller Systeme

Zielgruppen:

• Master ASE (Modul 555190)
  Voraussetzung für Teilnahme an HW/SW Codesign II (Modul 555090)

English

Content:

The paradigms and concepts to implement functionalities as combinatorial or sequential digital system are different from the concepts of imperative programming languages.

This course outlines paradigms of hardware development and compares it to the concepts of imperative programming languages. VHDL is used as modelling language of sequential digital systems.

Main topics are:

• VHDL basics (concepts, syntax, semantics)
• Comparison to imperative programming languages
• Combinatorial systems and its modelling
• Sequential systems and its modelling
• Components of register-transfer level and its VHDL modelling
• Modelling and implementation of complex systems
• Best practice in VHDL modelling

The usage of development tools for simulation and synthesis is teached as well.

Educational Objective:

• Understanding of the paradigms of hardware development and of the modelling language VHDL
• Experiences in modelling, simulatin and synthesis of combinatorial and sequential systems

Target Audience:

• Master ASE (Module 555190)
  Precondition for participation on HW/SW Codesign II (Module 555090)